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    • 专利摘要:
    本發明提供一種動態隨機存取記憶體的製作方法，其主要步驟包含，首先提供一基底包含一記憶陣列區和一週邊電路區，至少一埋入式電晶體位於記憶陣列區以及至少一水平式電晶體位於週邊電路區，另外，一介電層覆蓋記憶陣列區、週邊電路區、埋入式電晶體和水平式電晶體，然後同時移除部分之介電層和水平式電晶體的上蓋層，以在介電層中形成一第一接觸洞、一第二接觸洞和一第三接觸洞，其中由第一接觸洞曝露出埋入式電晶體的汲極摻雜區，由第二接觸洞曝露出水平式電晶體之一摻雜區，由第三接觸洞曝露出水平式電晶體之一閘極電極。
    公开号:TW201310581A
    申请号:TW100130023
    申请日:2011-08-22
    公开日:2013-03-01
    发明作者:Tzung-Han Lee；Chung-Lin Huang；Ron-Fu Chu
    申请人:Inotera Memories Inc；
    IPC主号:H01L27-00
    专利说明:
    動態隨機存取記憶體的製作方法
    本發明係關於一種半導體製作方法，尤指一種結合記憶陣列區與週邊電路區的動態隨機存取記憶體(dynamic random access memory,DRAM)之製作方法。
    動態隨機存取記憶體(dynamic random access memory,DRAM)為很多電子產品中不可或缺的關鍵元件。DRAM上有數目龐大的記憶單元(memory cell)聚集形成一陣列區，用來儲存資料，而每一記憶單元則由一金屬氧化半導體(metal oxide semiconductor，MOS)電晶體與一電容(capacitor)串聯組成。
    電容是藉由下儲存電極(storage node)與電極接觸洞(node contact)中的導電物電連接，並與MOS電晶體之汲極形成一位元存取的通路，藉以達到記憶或輸出資料的目的。
    為了縮短製程時間與簡化製程，在製作記憶胞時，通常會結合週邊電路的製作同時進行。而且，根據於元件中所需之功能不同，會分別於記憶陣列區與週邊電路區形成具有適當功能特徵之電晶體。在電晶體完成之後，再依不同需求形成內連接線。然而隨著元件縮小，業界需要開創新的DRAM製程以增加DRAM元件的產能以及良率。
    本發明係提供一種結合記憶陣列區與週邊電路區的DRAM元件製作方法，其可以簡化製程。
    根據本發明之一較佳實施例，本發提供一種動態隨機存取記憶體的製作方法，前述動態隨機存取記憶體係形成在一基底上，基底包含一記憶陣列區和一週邊電路區，至少一埋入式電晶體位於記憶陣列區，至少一水平式電晶體位於週邊電路區，一介電層覆蓋記憶陣列區、週邊電路區、埋入式電晶體和水平式電晶體，其中水平式電晶體包含一水平式閘極電極設於基底上，一上蓋層覆蓋水平式閘極電極，一第一源極摻雜區和一第一汲極摻雜區分別位於水平式閘極電極兩側的基底中，埋入式電晶體包含一埋入式閘極電極位於基底中，一第二源極摻雜區和一第二汲極摻雜區分別位於埋入式閘極電極兩側的基底中，動態隨機存取記憶體的製作方法包含：首先，移除部分之介電層和水平式電晶體的上蓋層，以在介電層中形成一第一接觸洞、一第二接觸洞和一第三接觸洞，其中由第一接觸洞曝露出第二汲極摻雜區，由第二接觸洞曝露出第一源極摻雜區和第一汲極摻雜區之其中之一，由第三接觸洞曝露出水平式閘極電極，然後形成一導電層填入第一接觸洞、第二接觸洞和第三接觸洞，並且導電層覆蓋介電層，最後圖案化位在介電層上的導電層，以在介電層形成第一、第二、第三導電墊分別和位在第一接觸洞、第二接觸洞和第三接觸洞中的該導電層相連。
    為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
    雖然本發明以實施例揭露如下，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當以後附之申請專利範圍所界定者為準，且為了不致使本發明之精神晦澀難懂，一些習知結構與製程步驟的細節將不再於此揭露。
    同樣地，圖示所表示為實施例中的裝置示意圖但並非用以限定裝置的尺寸，特別是，為使本發明可更清晰地呈現，部分元件的尺寸係可能放大呈現於圖中。再者，多個實施例中所揭示相同的元件者，將標示相同或相似的符號以使說明更容易且清晰。
    第1圖至第6圖為依據本發明之一較佳實施例所繪示的動態隨機存取記憶體的製作方法。如第1圖所示，首先，提供一基底10，包含一記憶陣列區A和一週邊電路區B，另外，在記憶陣列區A中的基底10中設有一淺溝渠隔離12，淺溝渠隔離12的形成方式可以先在基底10中形成一淺溝渠，然後在淺溝渠中填入氧化矽或是其它的絕緣材料。
    之後在基底10上全面形成一介電層14、一導電層16和一介電層18，導電層16可以為多晶矽、金屬或是其它導電材料，介電層14則可以為氧化矽，介電層18可以為氮化矽，接著，蝕刻介電層18、14和導電層16以於週邊電路區B內形成至少一水平式閘極20，其餘位在記憶陣列區A的介電層14、18和導電層16則於以移除，前述的介電層14和導電層16分別作為水平式閘極20的閘極介電層14和閘極電極16，而介電層18作為水平式閘極20的上蓋層18。
    接著於記憶陣列區A中的基底10形成至少一閘極溝渠22，再於閘極溝渠22內側側壁上形成一閘極介電層24，然後形成一閘極電極26於閘極溝渠22中，再形成一上蓋層28覆蓋閘極電極26，至此，埋入式閘極30已完成。閘極電極26的形成方式可以為形成一導電層(圖未示)於記憶陣列區A內的閘極溝渠22中以及基底10上，然後再回蝕刻導電層，使得部分位於閘極溝渠22中的導電層被移除，而剩餘的導電層則作為閘極電極26。閘極電極26可以為金屬、多晶矽或是其它導電材料。
    之後再於水平式閘極20和埋入式閘極30兩側的基底10中分別形成一源極摻雜區32、36和一汲極摻雜區34、38。此時水平式閘極20、源極摻雜區36和汲極摻雜區38組成一水平式閘極電晶體40；埋入式閘極30、源極摻雜區32和汲極摻雜區34組成一埋入式閘極電晶體42。
    再形成一層間介電層44覆蓋基底10、水平式閘極電晶體40和埋入式閘極電晶體42，層間介電層44通常為氧化矽，層間介電層44中設有一位元插塞46和一位元線48電連接位元插塞46，位元插塞46接觸源極摻雜區32。
    如第2圖所示，利用一光罩50配合曝光和顯影製程，圖案化層間介電層44並且移除水平式閘極20的上蓋層18，詳細來說，首先於層間介電層44上全面形成一光阻52，再利用光罩50曝光光阻52，再將光阻52顯影之後，利用光阻52為遮罩蝕刻層間介電層44和水平式閘極20的上蓋層18，以在記憶陣列區A中形成一第一接觸洞54、在週邊電路區中形成一第二接觸洞56和一第三接觸洞58，由第二接觸洞56曝露出水平式閘極電晶體40的汲極摻雜區36或源極摻雜區38，在第2圖示中以曝露出汲極摻雜區38為例，第三接觸洞58曝露出水平式閘極電極16。然後如第3圖所示，移除光阻52。
    如第4圖所示，形成一導電層60，例如一金屬層，填入第一接觸洞54、第二接觸洞56和第三接觸洞58，並且導電層60覆蓋層間介電層44。如第5圖所示，移除部分位在層間介電層44上的導電層60以圖案化導電層60，圖案化導電層60之後，位在層間介電層44上的導電層60形成第一導電墊62、第二導電墊64和第三導電墊66分別和位在第一接觸洞54、第二接觸洞56和第三接觸洞58中的導電層60相連，而位在第一接觸洞54的導電層60則作為一汲極接觸插塞。視整體電路的設計，位在第二接觸洞56中的導電層60，可以電連結水平式閘極電晶體40的汲極摻雜區38或源極摻雜區36，在第4圖示中以連結汲極摻雜區38為例。另外，位在第三接觸洞58的導電層60作為一閘極接觸插塞。
    如第6圖所示，在記憶陣列區A中形成至少一電容68接觸第一導電墊62，因此電容68係藉由第一導電墊62和位在第三接觸洞58的導電層60電連接汲極摻雜區34。
    本發明整合記憶陣列區和週邊電路區的製程，利用同一步驟在記憶陣列區和週邊電路區同時形成接觸插塞，並且在後續步驟同時形成接觸墊，如此可簡化製程，提升生產速率。
    以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
    10．．．基底
    12．．．淺溝渠隔離
    14．．．介電層/閘極介電層
    16．．．導電層/閘極電極
    18．．．介電層/上蓋層
    20．．．水平式閘極
    22．．．閘極溝渠
    24．．．閘極介電層
    26．．．閘極電極
    28．．．上蓋層
    30．．．埋入式閘極
    32、36．．．源極摻雜區
    34、38．．．汲極摻雜區
    40．．．水平式閘極電晶體
    42．．．埋入式閘極電晶體
    44．．．層間介電層
    46．．．位元插塞
    48．．．位元線
    50．．．光罩
    52．．．光阻
    54．．．第一接觸洞
    56．．．第二接觸洞
    58．．．第三接觸洞
    60．．．導電層
    62．．．第一導電墊
    64．．．第二導電墊
    66．．．第三導電墊
    68．．．電容
    第1圖至第6圖為依據本發明之一較佳實施例所繪示半動態隨機存取記憶體的製作方法。
    10．．．基底
    12．．．淺溝渠隔離
    14．．．介電層/閘極介電層
    16．．．導電層/閘極電極
    18．．．介電層/上蓋層
    20．．．水平式閘極
    22．．．閘極溝渠
    24．．．閘極介電層
    26．．．閘極電極
    30．．．埋入式閘極
    32、36．．．源極摻雜區
    34、38．．．汲極摻雜區
    40．．．水平式閘極電晶體
    42．．．埋入式閘極電晶體
    44．．．層間介電層
    46．．．位元插塞
    48．．．位元線
    54．．．第一接觸洞
    56．．．第二接觸洞
    58．．．第三接觸洞
    权利要求:
    Claims (5)
    [1] 一種動態隨機存取記憶體的製作方法，該動態隨機存取記憶體係形成在一基底上，該基底包含一記憶陣列區和一週邊電路區，至少一埋入式電晶體位於該記憶陣列區，至少一水平式電晶體位於該週邊電路區，一介電層覆蓋該記憶陣列區、該週邊電路區、該埋入式電晶體和該水平式電晶體，其中該水平式電晶體包含一水平式閘極電極設於該基底上，一上蓋層覆蓋該水平式閘極電極，一第一源極摻雜區和一第一汲極摻雜區分別位於該水平式閘極電極兩側的該基底中，該埋入式電晶體包含一埋入式閘極電極位於該基底中，一第二源極摻雜區和一第二汲極摻雜區分別位於該埋入式閘極電極兩側的該基底中，該動態隨機存取記憶體的製作方法包含：移除部分之該介電層和該水平式電晶體的該上蓋層，以在該介電層中形成一第一接觸洞、一第二接觸洞和一第三接觸洞，其中由該第一接觸洞曝露出該第二汲極摻雜區，由該第二接觸洞曝露出該第一源極摻雜區和該第一汲極摻雜區之其中之一，由該第三接觸洞曝露出該水平式閘極電極；形成一導電層填入該第一接觸洞、該第二接觸洞和該第三接觸洞，並且該導電層覆蓋該介電層；以及圖案化位在該介電層上的該導電層，以在該介電層形成一第一導電墊、一第二導電墊、一第三導電墊分別和位在該第一接觸洞、該第二接觸洞和該第三接觸洞中的該導電層相連。
    [2] 如請求項1所述之動態隨機存取記憶體的製作方法，其中另包含：在形成該第一導電墊、該第二導電墊和該第三導電墊之後，形成一電容接觸該第一導電墊，且該電容係電連接該埋入式電晶體的該第二汲極摻雜區。
    [3] 如請求項1所述之動態隨機存取記憶體的製作方法，其中一位元插塞位於該介電層中並且該位元插塞接觸該埋入式電晶體的該第二源極摻雜區。
    [4] 如請求項1所述之動態隨機存取記憶體的製作方法，其中該介電層包含氧化矽。
    [5] 如請求項1所述之動態隨機存取記憶體的製作方法，其中該第一接觸洞、該第二接觸洞和該第三接觸洞係利用同一光罩形成。
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